Verilog project which needs prime time and design compiler

Закрито Опубліковано %project.relative_time Оплачується при отриманні

$30-250 USD

Оплачується при отриманні

Закрито Оплачується при отриманні

Hi, I need help with a Verilog project with synthesis and optimization using Design Compiler and fix the timing violations using Primetime. Could you please let me know if you are interested.

Verilog / VHDL FPGA Техніка

ID Проекту: #22809155

Про проект

1 заявка Дистанційний проект Остання активність 4 роки(ів) тому

Хочете заробити?

Переваги подання заявок на Freelancer

Вкажіть свій бюджет та часові рамки
Отримайте плату за вашу роботу
Опишіть свою пропозицію
Реєстрація та подання заявок у проекти є безкоштовними

1 фрілансер у середньому готовий виконати цю роботу за $444

Світлина профілю Fpgageek
Fpgageek

Hi I have been working on Verilog-VHDL and Xilinx and Altera FPGAs by more than 6 years. I can complete your project on time. Please let me know if you wanna work with me.. Thanks

$444 USD за 2 дні(-в)
(33 відгуків(и))
6.1
Опублікувати схожий проект